ECOLE CENTRALE DE LYON - PhD Ferroelectric Transistors (FeFET) Aware Logic Synthesis

A propos de l’INL
L'INL est un institut de recherche de 250 personnes basé à Lyon, en France, réalisant des recherches fondamentales et appliquées dans les domaines de l'électronique, des matériaux semi-conducteurs, de la photonique et des biotechnologies. Le groupe Électronique est un leader dans le domaine de la conception nanoelectronique avancée, avec des projets de recherche et des collaborations tant au niveau national qu'européen. Parmi les faits marquants récents, citons la modélisation de technologies émergentes pour la conception de circuits numériques [4,5].

Dans le flux de production des circuits numériques, la Synthèse prend en entrée la description du modèle de circuit, généralement exprimée dans un langage de description matériel (par exemple, VHDL, Verilog), et produit en sortie la liste de connexions au niveau des portes pour un plan d'implantation donné. Le flux de Synthèse est principalement composé de deux étapes principales : (i) la synthèse logique et l'optimisation et (ii) la Place&Route. Tel que défini dans [1], le problème global de la synthèse logique est celui de trouver "la meilleure implémentation"

d'une fonction booléenne. Le terme "meilleure" correspond à un compromis entre plusieurs métriques telles que la surface, le retard et la consommation d'énergie. La Place&Route vise à optimiser le placement physique de chaque porte logique dans un plan d'implantation donné et à router les interconnexions des portes logiques. Il est important de garder à l'esprit que la synthèse logique est généralement basée sur la connaissance de la technologie utilisée pour implémenter les portes logiques et consiste à mapper les fonctions booléennes en la "meilleure" interconnexion des instances d'éléments de bibliothèque.

Aujourd'hui, avec l'émergence de technologies alternatives au CMOS, nous sommes confrontés à de nouveaux défis pour la synthèse logique. Il est donc indispensable de bien comprendre les portes logiques et séquentielles construites sur le dessus des technologies émergentes et d'identifier les opportunités disponibles. Cette thèse se concentrera sur le transistor ferroélectrique (FeFET) qui est simplement une extension d'un transistor MOSFET en vrac ou FDSOI (Silicium sur Isolant à Déplétion Totale) régulier avec une couche supplémentaire de matériau ferroélectrique à base de HfO2 à l'intérieur de la pile de grille.

La couche ferroélectrique se comporte comme une capacité ferroélectrique qui contrôle en fait l'état du canal du FET. Les FeFET fonctionnent en deux modes différents : un mode non volatile, qui nécessite un fonctionnement hystérétique, et un mode de commutation abrupte, qui peut être hystérétique ou non hystérétique. Le rapport entre la capacité ferroélectrique et la capacité diélectrique détermine le mode de fonctionnement du FeFET. Cette thèse vise à étudier à la fois les transistors FeFET de type n et p basés sur de véritables dispositifs physiques. Le premier objectif est de concevoir une bibliothèque technologique utilisée ultérieurement pour la synthèse logique et la conception d'éléments de mémoire FeFET. Le deuxième objectif est d'examiner les outils existants de synthèse logique (tels que ABC) et de les adapter pour fonctionner avec la technologie FeFET.

Description

La thèse est structure en 5 taches :

1. Modélisation des FeFET (M1 à M6) : Cette tâche consiste à construire des modèles compacts pour les cellules unitaires FeFET de type n et p. Les modèles seront intégrés dans des environnements de simulation de circuits tels que Spectre, en utilisant Verilog-A, et calibrés sur la base de données expérimentales. Le résultat sera des modèles précis reflétant les comportements de programmation réalistes.

2. Conception d'éléments logiques/séquentiels avec Mode Volatile/Non-volatile Mixte (M6 à M12) : Cette tâche débutera à partir de l'état de l'art avec des éléments séquentiels tels que décrits dans [2]. Notre idée est d'explorer l'utilisation d'une structure plus simple de 1T-1C pour implémenter un élément de mémoire non volatile, car cela conduira à des empreintes plus petites. Une approche similaire sera appliquée à la conception

et à la caractérisation des portes logiques (c'est-à-dire NAND, XOR, NOT, ...).

3. Caractérisation des Éléments Logiques/Mémoire basés sur les FeFET (M13 à M18) : L'objectif de cette tâche est de caractériser différents éléments logiques/mémoire précédemment conçus. Chaque élément sera caractérisé en termes de propagation, de temps de lecture/écriture et de sauvegarde/restauration, d'énergie et d'endurance. La caractérisation sera effectuée à travers des simulations Spice (en utilisant les modèles au

niveau des transistors et les modèles FeFET de type n et p). Les résultats de la caractérisation seront utilisés pour compiler la bibliothèque technologique (c'est-à-dire le fichier .lib) à utiliser par les outils de synthèse logique.

4. Synthèse Logique Consciente des FeFET (M18 à M28) : Cette tâche vise à analyser l'état de l'art des outils et des méthodologies de synthèse. Elle débutera par des solutions open-source bien connues telles que ABC [3]. Le premier objectif est d'évaluer la version actuelle de l'outil lors de l'utilisation de la bibliothèque technologique FeFET. Le deuxième objectif sera d'étendre ABC pour optimiser la synthèse pour la technologie

FeFET. 

5. Évaluation et Dissémination (M6 à M36) : L'évaluation sera effectuée par simulation et éventuellement par des démonstrateurs ASIC en collaboration avec NAMLAB. La préparation des articles scientifiques et du manuscrit de thèse sera également réalisée.

References:
[1] E. Testa, M. Soeken, L. G. Amar, and G. D. Micheli, “Logic synthesis for established and emerging computing,”
Proceedings of the IEEE,vol. 107, pp. 165–184, Jan. 2019.
[2] I. O’Connor, et al., “Prospects for energy-efficient edgecomputing with integrated HfO2-based ferroelectric devices,”
in 2018 IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC), pp. 180–183, 2018.
[3] Berkeley Logic Synthesis and Verification Group, ABC: A System for Sequential Synthesis and Verification.
http://www.eecs.berkeley.edu/~alanmi/abc/.
[4] A. Bosio et al. “Emerging Technologies: Challenges and Opportunities for Logic Synthesis.” In DDECS, 2021.
[5] C. Maneux et al. “Modelling of vertical and ferroelectric junctionless technology for efficient 3D neural network
compute cube dedicated to embedded artificial intelligence.” In: IEDM, 2021.

Profil recherché : Vous avez ou êtes sur le point d'obtenir un diplôme de Master en Génie Électrique / Génie Informatique avec une solide
expérience dans au moins l'un des domaines suivants : architectures informatiques, conception de circuits numériques, synthèse logique. De bonnes compétences en programmation (python, C et C++) sont requises. D'excellentes compétences en communication écrite et verbale en anglais sont également nécessaires. La maîtrise du français est un avantage, mais n'est pas obligatoire.

Date limite de candidature : 30 avril 2024

Dates de début : Octobre 2024.